台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装技术将快速发展。在该公司最近的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。
台积电拥有多项先进封装技术，包括2.5D CoWoS和2.5D/3DInFo。其中，台积电的3D堆叠技术备受行业瞩目，这是台积电实现混合晶圆键合的关键一步。3D堆叠集成芯片系统技术通过将多个芯片或组件在第三维度（垂直方向）上进行堆叠集成，突破了传统二维集成电路在集成度和性能上的限制。这种技术通过垂直堆叠不同功能的芯片，如处理器、存储器、传感器等，可以显著提高系统的集成度和性能，同时减小整体尺寸。封装技术是3D堆叠集成芯片系统技术的另一个关键组成部分。通过先进的封装技术，可以将多个芯片紧密地堆叠在一起，同时确保它们之间的连接稳定可靠。封装技术还包括了散热设计，以确保堆叠后的芯片系统能够稳定运行。
随着技术的不断发展和成熟，3D堆叠集成芯片系统技术将在多个领域得到广泛应用。例如，在高性能计算、人工智能、物联网等领域，3D堆叠集成芯片系统技术将发挥重要作用，推动这些领域的发展。此外，随着TSV等关键技术的不断成熟和成本降低，3D堆叠集成芯片系统技术将逐渐普及到更广泛的领域。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。
图：台积电3D堆叠技术（图：ANANDTECH）
但如果一切按照台积电的计划进行，这些限制预计很快就会消失。SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度从而提高性能。
除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。这种封装技术将使更广泛的公司能够利用 SoIC，虽然台积电不能代表其客户的计划，但更便宜的技术版本可能会使其适用于更注重成本的消费者应用。
根据台积电目前的计划，到 2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (µbump) 连接。2027 年，台积电将推出凸块正面对背面 (F2F) SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。
据悉，台积电预计到2026年至2027年将发布约30中SoIC设计。
