Synopsys 推出了业界首个运行速度达到 40 Gbps 的 Universal Chiplet Interconnect Express (UCIe) IP 解决方案，这一技术进步将极大地推动高性能多芯片系统设计的发展。UCIe 是一种开放的行业标准互连，它为多芯片设计中的芯片到芯片连接提供了高带宽和低延迟的解决方案。Synopsys 的这一新 IP 解决方案包括控制器、物理层 (PHY) 和验证 IP，旨在支持高性能人工智能 (AI) 数据中心芯片中的芯片到芯片连接。
这项技术特别适用于需要大量数据处理和低延迟的应用，例如 AI 训练、高性能服务器芯片、高级驾驶辅助系统 (ADAS) 芯片等。Synopsys 的 40G UCIe IP 解决方案基于成熟架构，已经在多个先进的代工厂和工艺中实现了互操作性和硅验证。它支持有机基板和高密度先进封装技术，为客户提供了灵活性，以探索最适合其需求的封装选项。
新思科技40G UCIe IP解决方案的先进功能包括：
简化的解决方案简化了 IP 集成： 单参考时钟功能简化了时钟架构并优化了功耗。为了便于使用和集成，该 IP 加快了芯片间链路初始化速度，无需加载固件。
硅片健康监测提升多芯片封装的可靠性： 为了确保芯片、芯片间和多芯片封装级别的可靠性，Synopsys 40G UCIe IP 提供了测试和硅片生命周期管理 (SLM) 功能。监测、测试和修复 IP 以及集成信号完整性监测器可实现从设计到现场对多芯片封装的诊断和分析。
可行的生态系统互操作性： 对于最新 CPU 和 GPU 的片上互连需求，Synopsys 40G UCIe IP 支持最流行的片上互连结构，包括 AXI、CHI 芯片到芯片、流媒体、PCI Express 和 CXL。为了实现成功的互操作性，该 IP 符合 UCIe 1.1 和 2.0 标准，Synopsys 作为 UCIe 联盟的活跃成员，致力于开发和推广这些标准。
图：新思科技推出40Gbps IP解决方案（图源：新思科技）
预验证的设计参考流程：Synopsys UCIe IP 与 Synopsys 3DIC Compiler 的组合是一个统一的探索到签核平台，用于 Synopsys 的预验证设计参考流程，其中包括所有必需的设计资料，例如自动布线流程、中介层研究和信号完整性分析。
适用于多芯片设计的广泛 IP 解决方案：除了 UCIe IP 和高速 SerDes，Synopsys 还提供 HBM3 和 3DIO IP，以实现大容量内存和 3D 封装。
此外，Synopsys 的 40G UCIe IP 提供了比 UCIe 规范更高的带宽，且不影响能效和硅面积。它集成了信号完整性监控器和可测试性功能，提高了多芯片系统封装的可靠性，并允许在整个硅生命周期内进行现场监控。Synopsys 还提供了预验证的设计参考流程，通过与 Synopsys 3DIC Compiler 集成，为客户提供了自动化的路由流程、中介层研究和信号完整性分析等所需设计资料和文档。
这项技术的发展是 Synopsys 在 UCIe 演进中处于前沿地位的证明，它不仅推动了半导体创新，还为客户提供了从早期架构探索到制造的全面、可扩展的多芯片解决方案。随着数据密集型应用的需求不断增长，Synopsys 的 40Gbps UCIe IP 将帮助客户实现高效的高带宽芯片到芯片连接，从而满足全球最快 AI 数据中心的需求。
