在半导体行业蓬勃发展的当下，小芯片（Chiplets）技术成为了备受瞩目的焦点。这项技术通过将原本完整的片上系统（SoC）芯片拆分为多个小芯片模块，为提高芯片性能、优化电源效率带来了新的可能，汽车行业等也对其寄予厚望，试图借此为消费者提供更多样化的选择。然而，如同任何新兴技术一样，小芯片在发展过程中也面临着诸多挑战，其中电源问题尤为突出。一篇来自 SemiEngineering的文章探讨了小芯片技术所引发的一系列电源难题，SemiEngineering，是一家专注于半导体工程领域的专业网站，为半导体行业的工程师、技术人员、企业管理者等提供前沿技术资讯、深度分析报道、行业趋势解读等内容。下面中国出海半导体网的小编将对原文进行简要介绍：
在芯片制造领域，小芯片（Chiplets）正逐渐兴起。它把原来一整块的片上系统（SoC）芯片拆分成多个小芯片模块，这样做有不少好处，比如能提高性能、提升电源效率，汽车行业也想用它给消费者提供更多选择。但与此同时，小芯片也带来了一系列新的电源难题，让芯片设计变得更加复杂。
以前在设计单个 SoC 芯片时，虽然也有电源方面的考量，但各个部分都在一块芯片上，问题相对好理解和解决。现在用了小芯片，多个小芯片组合在一起，情况就变得复杂多了。像人工智能的发展，对计算能力要求越来越高，这就需要更多的电量支持。尽管人工智能架构在不断提高电源效率，可还是赶不上计算量增长带来的电量需求。
随着晶体管密度增加，这些问题愈发棘手。以前能放在一块平面 SoC 芯片里的东西，现在因为静态随机存取存储器（SRAM）跟不上最新的工艺节点，加上专用处理元件用得越来越多，不得不分散到多个小芯片中。小芯片组合虽然让性能大幅提升，但耗电量也跟着增加了。现在有些片上系统的功率已经高达几百瓦，小芯片系统中芯片密集堆叠，耗电量更是大大增加。而且，供电电压得越来越低，这使得电压的绝对偏差越来越小，再加上在小芯片系统里很难安装像电容器这样的稳定元件，统一的电源模拟或验证也很复杂，因为芯片和封装之间的接口还没有统一标准。
为了容纳更多计算元件，芯片制造商把越来越多的内存和逻辑元件进行垂直堆叠。现在很多设计都用到中介层，但未来为了提高电源效率，这种情况可能会改变。像在 2.xD 系统里，像 UCIe 这样的高密度芯片间接口会增加封装层数或者需要中介层，这就导致封装球侧或印刷电路板（PCB）上的电容和电压调节效果变差，所以就得把这些元件集成到中介层或封装基板里。不过，这些封装尺寸较大，基板越大就需要越硬，这通常意味着要增加核心层厚度，可这样一来，通过封装实现充足供电就更难了，因为镀通孔（PTH）的密度降低了，电感却增加了。3D - ICs 用更薄的基板和金属层解决了部分问题，但电流变大、每单位的电压域变多，又会引发电源完整性问题，还会增加寄生效应。
图：小芯片带来的电源难题
在小芯片的异构组合中，和电源相关的问题相互影响的方式很独特。小芯片数量越多、材料和电介质越薄、计算任务越繁重，对电源的影响就越大。给需要电的地方供电变得更难，散热不好还会加速老化，导致数据传输路径受阻，而且特定工作负载产生的热梯度会以意想不到的方式影响性能和功耗。就拿电迁移来说，它本质上和单个芯片上的情况没太大区别，但在小芯片组合里问题更严重。因为电源网络相互关联，不是像信号线路那样点对点连接，而是整个芯片上的电源网格相互连接，各个小芯片、中介层的电源网格都有很多连接点，不能单独分析某一部分然后简单相加，必须对所有芯片、中介层和封装的整个网格进行联合仿真才能准确算出电压降，不过这样做耗时久、占内存，所以更好的办法是使用降阶模型。
现在有商业工具能分析芯片的电源网格，生成芯片电源模型（CPM），但在小芯片系统里，设计电源传输网络比单个 SoC 芯片复杂得多。在单个芯片上，主要问题是随着工艺节点缩小，布线密度增加；而在小芯片设计里，要连接和对齐的凸点、硅通孔非常麻烦。凸点的数量、大小和间距不仅影响电源连接，还会影响芯片的最高温度。而且，设计里计算元件越多，手动分析就越困难，这时候就需要借助人工智能或机器学习了。
在小芯片设计中，早期规划变得至关重要。以前设计 SoC 芯片，有个固定的封装，设计起来比较简单；现在小芯片系统有多种封装方式，可能通过中介层，也可能是真正的 3D - IC 堆叠，所以得从整个系统的角度提前规划，搭建早期模型，考虑各种权衡取舍，比如哪种技术或多芯片封装方式能满足设计要求。
对整个小芯片进行建模也很有挑战性，因为要建模的元素太多、太复杂，所以分层建模就很有必要。从电路板层面看电压，再细分到单个小芯片进行详细建模分析。以前在电源设计方面有一套成熟的方法，但在小芯片的复杂设计里不太适用了。在信号完整性方面有明确的标准和验证方法，可电源完整性却没有统一标准。而且除了高频电源噪声，还有低频电源噪声，在分布式的小芯片系统里，低频电源噪声是新出现的问题，需要单独建立低频模型来处理。
小芯片的电源完整性面临很多挑战，像 IR 压降，芯片间连接需要很多信号凸点，这就占用了电源凸点和布线资源，让降低电压降变得困难，而且芯片间数据传输速度越快，问题越严重；电源分配网络（PDN）很复杂，小芯片共用电源轨会引入额外的噪声耦合，还可能产生热点，PDN 包含芯片上、中介层 / 桥接器内部和封装基板等多个部分，都需要精确建模；电源和接地平面的不连续会增加阻抗，互连产生的寄生电感和电容会影响信号质量，可获取这些元件的正确模型很难；去耦电容的放置也很麻烦，板上电容离有源电路太远不起作用，但芯片接口处空间有限，去耦电容分布受限；不同小芯片的电源状态不同，会导致功耗不均衡，高速开关元件产生的瞬态电流也需要小心处理；小芯片设计功率密度高，会产生热点，影响电源完整性，热建模也很复杂；制造过程中的差异，比如凸点高度、键合质量、中介层电阻的变化，以及不同代工厂生产的小芯片之间的工艺差异，都会影响电源完整性。
要解决这些问题，在设计小芯片时，架构师和设计师可以从多个方面入手。设计前期要特别关注 PDN 结构和特性，用先进的仿真工具进行分析，提前优化模型；要有好的去耦策略，合理分布片上和封装级的去耦电容；避免高噪声和低噪声小芯片共用电源轨，划分独立的电源域；在芯片上使用低压差稳压器来调节电源、过滤噪声；采用自适应电压缩放（AVS）或动态电压和频率缩放（DVFS）技术进行动态电源管理；进行热感知设计，把散热和电源完整性一起考虑，优化小芯片布局；考虑制造过程中的各种差异，和封装测试厂、代工厂密切合作；制造完成后要进行大量验证，确保电源完整性。
总之，在小芯片设计中，电源相关问题比平面 SoC 芯片设计要难得多，必须在设计一开始就认真规划，采用更系统的设计方法，这样才能保证小芯片系统性能可靠。
