近日，Alphawave Semi宣布成功完成业内领先的UCIe IP子系统在台积电N2（2纳米）先进工艺节点上的流片。这一子系统支持高达36G的芯粒间（die-to-die）传输速率，并已与台积电的Chip-on-Wafer-on-Substrate（CoWoS）先进封装技术深度集成，显著提升了带宽密度与可扩展性，为下一代Chiplet架构奠定了技术基础。
这一技术突破也延续了Alphawave Semi近期推出AI平台的步伐，进一步验证其在支持分解式SoC架构和超大规模AI及高性能计算（HPC）基础设施方面的能力。通过这次流片，Alphawave Semi成为率先在2nm晶体管技术上实现UCIe连接的厂商之一，标志着开放式Chiplet生态系统发展的关键进展。
Alphawave Semi定制芯片与IP部门高级副总裁兼总经理Mohit Gupta表示：“我们很自豪能够率先将UCIe IP带入2nm时代。这款36G子系统验证了一种新型高密度、低功耗的Chiplet互联方式，为未来64G及更高速率的UCIe方案奠定基础，对AI计算与高端网络应用至关重要。”
图：Alphawave Semi完成UCIe IP子系统在台积电2nm工艺上的流片
此次发布的UCIe子系统具备11.8 Tbps/mm的带宽密度，功耗极低、延迟控制出色，并支持实时单通道健康监控与全面可测性功能。该方案完全符合UCIe 2.0规范，同时兼容包括PCIe®、CXL™、AXI、CHI等多种主流协议，集成了Alphawave Semi高度可配置的Streaming Protocol D2D控制器，为客户提供灵活高效的互联解决方案。
作为开放式Chiplet生态系统的积极推动者，Alphawave Semi正与产业伙伴深化合作，共同推动基于D2D互联的开放技术标准，加快AI互联平台的落地和演进。在芯粒化时代，Alphawave Semi正发挥关键作用，为全球AI与HPC市场构建更具可扩展性、互操作性的底层基础。
台积电先进技术业务拓展高级总监Yuan Lipen也表示：“与Alphawave Semi的合作再次展现了我们共同推动高性能计算发展的承诺。通过充分发挥台积电先进制程和封装优势，结合Open Innovation Platform®（OIP）生态体系，我们能够加速面向AI和云基础设施的定制硅和先进接口IP的交付。”
目前，Alphawave Semi已着手布局下一代UCIe解决方案，计划推出支持64G速率的产品，助力AI与HPC客户在Chiplet驱动的技术革新浪潮中持续领跑。随着2nm节点的技术成熟，UCIe作为统一芯粒互联标准的重要性愈发凸显，Alphawave Semi无疑正在为这一生态的发展注入关键动力。
